Synopsys анонсирует первый в отрасли полный набор IP-ядер для PCIe 6.0

Компания Synopsys на прошлой неделе представила первый в отрасли полный набор IP-ядер ^[1] для PCIe 6.0. Он включает в себя контроллер, интерфейс физического уровня (PHY) и средства верификации. Наличие набора позволит разработчикам SoC начать включать в свои проекты поддержку интерфейса следующего поколения.

Основой IP-ядра контроллера Synopsys DesignWare для PCIe 6.0 стало широко используемое и хорошо проверенное на практике ядро DesignWare для PCIe 5.0. Конечно, новое ядро поддерживает новшества, добавленные в PCIe 6.0, включая удвоенную скорость передачи данных (до 64 ГТ/с), амплитудно-импульсную модуляцию с четырьмя уровнями (PAM4), режим FLIT и состояние пониженного энергопотребления L0p. Интерфейс физического уровня рассчитан на изготовление по нормам 5 нм. Сочетание «уникальных аналоговых технологий и технологий DSP» позволило уменьшить энергопотребление на 20%. По словам Synopsys, предложенное IP-решение «отвечает растущим требованиям к задержке, пропускной способности и энергоэффективности высокопроизводительных вычислений, систем искусственного интеллекта и систем хранения данных».

^[2]

Планируется, что контроллер DesignWare и PHY станут доступны в третьем квартале 2021 года, а IP-ядро для верификации PCIe 6.0 уже доступно.

Напомним, в ноябре прошлого года спецификацию PCIe 6.0 версии 0.7 ^[3] получили члены ассоциации PCI-SIG, а её окончательная версия должна быть готова в этом году.

Источник ^[4]