Митап по RISC-V в Нижегородском кремле: обсудим оптимизации под архитектуру и средства мониторинга производительности

Если вы интересуетесь развитием открытой процессорной архитектуры или уже разрабатываете что-то под нее, присоединяйтесь в среду, 6 ноября, к вечернему митапу российского Альянса RISC-V и YADRO. Вместе с экспертами из Syntacore, ННГУ им. Лобачевского и YADRO обсудим актуальные новости свободной архитектуры: от цикловых оптимизаций и масштабируемой векторизации до перспектив аппаратных средств мониторинга и анализа производительности в RISC-V.

Для офлайн-участников мы подготовили сюрприз: митап пройдет в самом центре города — Нижегородском кремле. Но, если до столицы закатов вам далеко, регистрируйтесь ^[1] на трансляцию и присоединяйтесь онлайн.

Что в программе 

Цикловые оптимизации и масштабируемая векторизация в RISC-V

Константин Владимиров

руководитель отдела инструментов разработки и компиляторов, Syntacore

Марк Гончаров

инженер-программист, Syntacore

Инженеры расскажут, как устроена масштабируемая векторизация и как цикловые оптимизации в Syntacore Development Toolkit (SC-DT) ^[2], такие как сплиттинг циклов, помогают достигать лучших результатов на бенчмарках. А еще — поговорят про наработки в оптимизации индуктивных переменных. В конце затронут векторизацию библиотечных функций в компиляторе с использованием открытой библиотеки SLEEF.

Оптимизация библиотеки CatBoost для использования векторных расширений RISC-V

Иосиф Мееров

заведующий кафедрой высокопроизводительных вычислений и системного программирования, Институт ИТММ, ННГУ

CatBoost — это набор инструментов для градиентного бустинга на деревьях решений. В докладе я представлю обзор оптимизаций этой библиотеки для эффективного использования векторных расширений RVV 0.7.1 для RISC-V. Покажу методологию определения узких мест в производительности без развитого инструментария, а также расскажу, как использовать интринсики и ручную векторизацию в вычислительно затратных циклах, когда компилятор не может сгенерировать оптимальный код. 

Улучшения, которые внедрила группа исследователей ННГУ им. Лобачевского, позволят ускорить вычисления на конкретной реализации платформы RISC-V в несколько раз. 

Текущее состояние и перспективы аппаратных средств мониторинга и анализа производительности в RISC-V

Дмитрий Рябцев 

эксперт по разработке ПО, Syntacore

Я расскажу, какие возможности мониторинга уже есть и активно используются в существующих системах RISC-V. Они помогают эффективно находить и исправлять узкие места в программном обеспечении, настройках системе и микроархитектуре процессоров. Также подсвечу, какие фичи были недавно добавлены, какие разрабатываются или планируются в работу в ближайшем будущем. 

Фундамент доклада — результат работы двух групп в RVI: Performance Analysis SIG и DTPM SIG, а также ряда их технических подгрупп, в которых ведется вся работа над спецификациями для мониторинга.

Где и когда встречаемся

6 ноября, среда. Начало конференции — в 19:00, сбор гостей — с 18:30.

В Нижнем Новгороде: Кремль, корпус 6 (Арсенал), м. Горьковская. Вход по регистрации ^[1] — она нужна, чтобы закрепить за собой место в зале.

Онлайн: пришлем ссылку на трансляцию в VK, YouTube или Rutube после регистрации ^[1] на сайте.

Что почитать про RISC-V

• Quake 2 на RISC-V, или как мы поднимали старый Radeon на FPGA ^[3]

• Вычисления на RISC-V: исследуем производительность OpenCL на CPU и совместимых GPU ^[4]

• Как продвигается разработка стандартных матричных расширений RISC-V ^[5]

• Погружение в матрицу: расширение RISC-V от T-Head ^[6]