Рубрика «fpga» - 29

Программирование SoC Zynq

2017-03-05 в 11:08, admin, рубрики: c++, fpga, SoC Zynq, Программирование, метки: SoC Zynq

В прошлой публикации я упомянул, что мой SBC для экспериментов пал смертью храбрых. Само собою, встала проблема нового подопытного.

Простой одноплатник мне как-то не хотелось приобретать, поэтому выбор мой пал на SoC'и. Выбирал я между Zynq и Cyclone V. По названию темы, думаю, догадались, что же я решил выбрать.
Программирование SoC Zynq - 1
Данная публикация будет состоять из небольшого обзора платки с заглавной картинки и того, как «программировать» и «конфигурировать» подобное железо.
Кому это интересно прошу под кат.Читать полностью »

Смотрим внутренности отечественного 28нм MIPS процессора — Baikal-T1

2017-02-28 в 15:43, admin, рубрики: 28нм, Baikal-T1, fpga, imagination technologies, mips, Блог компании Zeptobars, высокая производительность, гигпорн, Правило 34, программирование микроконтроллеров, реверс-инжиниринг

Смотрим внутренности отечественного 28нм MIPS процессора — Baikal-T1 - 1 Думаю многие уже слышали про реализованный московскими разработчиками Байкал Электроникс процессор Байкал-Т1 — с двумя ядрами Imagination Technologies P5600 MIPS 32 r5 и набортным 10GbE. Байкал оказался первым, кто реализовал в кремнии это ядро.

Терзал этот процессор я с перерывами больше года — но наконец под катом могу поделиться результатами.Читать полностью »

Реализация узла БПФ с плавающей точкой на ПЛИС

2017-02-27 в 15:11, admin, рубрики: c++, fft, fpga, Matlab, octave, open source, vhdl, vivado, xilinx, Алгоритмы, бпф, математика, ПЛИС, программирование микроконтроллеров

Всем привет! В этой статье речь пойдет о реализации быстрого преобразования Фурье в формате с плавающей точкой на ПЛИС. Будут показаны основные особенности разработки ядра от самой первой стадии до готового конфигурируемого IP-ядра. В частности, будет проведено сравнение с готовыми ядрами фирмы Xilinx, показаны преимущества и недостатки тех или иных вариантов реализации. В статье будет рассказано о главной особенности ядра БПФ и ОБПФ — об отсутствии необходимости переводить данные в натуральный порядок после БПФ и ОБПФ для их совместной связки. В этой статье я постараюсь отразить всё тонкости реализации проекта под названием FP23FFTK, приведу реальные примеры использования готового ядра. Проект написан на языке VHDL и заточен под FPGA фирмы Xilinx последних семейств.

Реализация узла БПФ с плавающей точкой на ПЛИС - 1
Читать полностью »

MIPSfpga и внутрисхемная отладка

2017-02-23 в 7:07, admin, рубрики: fpga, mips, MIPSfpga, Verilog, Анализ и проектирование систем, микроэлектроника, программирование микроконтроллеров, системное программирование

Поставляемые в составе пакета MIPSfpga документация, ПО и конфигурационные файлы предполагают применение Bus Bluster в качестве аппаратного отладчика. Статья содержит инструкции по использованию для этой цели практически любого USB-UART адаптера, построенного на микросхеме FTDI с поддержкой MPSSE (FT232H, FT2232H, FT4232H, FT2232D). Кратко описывается интеграция среды разработки Visual Studio Code и отладчика GNU GDB.
Все конфигурационные файлы, описываемые в статье, а также часть документации доступны на github.

Элементы системы

Читать полностью »

Cyclone 10 — FPGA под маркой Intel

2017-02-21 в 7:31, admin, рубрики: fpga, Intel Cyclone 10, Блог компании Intel, Производство и разработка электроники, Процессоры, метки: Intel Cyclone 10

Cyclone 10 — FPGA под маркой Intel - 1 Когда в 2015 году Intel приобрела одного из крепнейших производителей SoC и FPGA — компанию Altera — этому не удивился никто. И дело не в том, что переговоры о сделке шли долго и волнообразно. Слишком уж очевидны те преимущества, которые получат продукты Intel, и, прежде всего, процессоры, обогащенные технологиями Altera. Результаты сотрудничества не заставили себя ждать — уже анонсирован «гибрид» Intel Xeon + FPGA. И вот следующее событие: новое поколение FPGA, Cyclone 10, уже выходит под брендом Intel.
Читать полностью »

FPGA для программиста, простые рецепты

2017-02-12 в 23:11, admin, рубрики: fpga, Verilog, структура кода

Приоритетная структура кода

В разработке электронных устройств грань между разработчиком-схемотехником и разработчиком-программистом очень размыта. Что уж говорит о том, кто должен писать RTL под FPGA.

С одной стороны, RTL — это территория схем, с другой стороны, ресурсы FPGA дешевеют, синтезаторы умнеют. Цена ошибки RTL дизайнера для FPGA не превышает цены ошибки программиста, а созданные схемы можно также обновлять и наращивать по функциональности, как обычную прошивку процессора.

Производители микросхем тоже не отстают, стали паковать ПЛИС в один корпус с процессором, даже Intel выпустил процессор для PC с FPGA внутри, купив для этого известного производителя ПЛИС Altera.

Думаю всем истинным программистам Вселенная шлет сигналы, что им просто необходимо изучить RTL и начать писать “код” для FPGA не хуже, чем под их привычные процессоры.
Когда-то давно, я проходил этот путь и позволю себе дать несколько советов для ускорения.

Читать полностью »

Как работает FIFO

2017-02-12 в 22:50, admin, рубрики: fifo, fpga, open source, vhdl, xilinx

FIFO это один из ключевых элементов цифровой техники. Это память типа «первым вошёл-первым ушёл» (first input – first output). Меня как разработчика ПЛИС FIFO окружают повсюду. Собственно я только и делаю что беру данные из одного FIFO и перекладываю в другое. Но как оно работает? В современных САПР конечно уже есть готовые элементы, у Altera есть замечательные мегафункции. У Xilinx есть Core Generator. Но что делать если что-то не устраивает в стандартных решениях? Ответ один – разобраться и написать самому.
Читать полностью »

PROTEQ — протокол обмена по мультигигабитным линиям для ПЛИС Xilinx

2017-02-11 в 14:00, admin, рубрики: fpga, open source, PROTEQ, xilinx

Современные ПЛИС содержат мультигигабитные линия связи и существует большое количество протоколов для обмена. Однако при ближайшем рассмотрении применять стандартные протоколы в ПЛИС не всегда удобно. Например для ПЛИС Xilinx доступны реализации PCI Express, RapidIO, Aurora; У каждого из них есть недостатки. PCI Express и RapidIO работают с кодировкой 8/10 что сразу ограничивает пропускную способность. Aurora может работать с кодировкой 64/66 но не обеспечивает восстановление данных после сбоя. С учётом недостатков стандартных протоколов и особенностей применения я решил реализовать свой протокол обмена.
Читать полностью »

MIPSfpga и SDRAM. Часть 2

2017-02-09 в 21:44, admin, рубрики: fpga, mips, MIPSfpga, SDRAM, Verilog, Анализ и проектирование систем, микроэлектроника, программирование микроконтроллеров

Ссылка на первую часть

Рассматриваемая нами конфигурация состоит из следующих элементов:

Шина AHB-Lite

Является основным инструментом для общения ядра MIPSfpga с внешним миром. Из нее в модуль доступа к SDRAM поступают команды на чтение и запись информации, по ней же передаются считываемые и записываемые данные. Основная особенность: фаза адреса последующей команды совпадает по времени с фазой данных текущей команды. Лучше всего это видно на следующей диаграмме:

Краткое описание изображенных сигналов: HCLK — тактовый сигнал; HADDR — адрес, данные по которому мы хотим записать или прочитать на следующей фазе, задается мастером; HWRITE — при высоком уровне на следующей фазе должна быть произведена операция записи, выставляется мастером; HRDATA — прочитанные данные; HREADY — флаг завершения текущей операции; HWDATA — записываемые данные, выставляются мастером. Документация на шину, включая описание всех сигналов и их возможных комбинаций входит в состав пакета MIPSfpga.

Читать полностью »

MIPSfpga и SDRAM. Часть 1

На этой неделе я закончил работу по добавлению поддержки SDRAM в проект MIPSfpga-plus. Теперь при работе с MIPSFpga помимо блочной памяти, ограниченной ресурсами ПЛИС, доступно еще и внешнее ОЗУ.

Данная статья состоит из 2 частей:

Часть 1. Краткое описание модуля доступа к SDRAM. Пример использования.
Часть 2. Подробное описание работы с памятью, достаточное для того, чтобы в работе модуля смог разобраться человек, ранее не имевший дела с микросхемами ОЗУ. Список литературы.

Предполагается, что читатель как минимум:

знаком с предметной областью в объеме учебника Харрис-энд-Харрис [1];
имеет опыт программирования на C, ассемблере, использования gcc;
имеет минимальный опыт работы с MIPSfpga. Не имея такого опыта, будет логичным начать с более простых вещей, и лишь затем думать о том, как использовать ОЗУ в своей системе.

Если вы уже опытный разработчик, то Часть 1 стоит пробежать глазами по диагонали, Часть 2 — не содержит для вас ничего нового. При этом вы можете принести несомненную пользу обществу, если добавите поддержку SDRAM для еще одной отладочной платы. На текущий момент она реализована только для Terasic DE10-Lite — одной из 9 плат, на которые в рамках проекта MIPSfpga-plus было портировано ядро MIPSfpga.

Читать полностью »

Информация

Комментарии

Рекомендуем

Рубрика «fpga» - 29

Программирование SoC Zynq

Смотрим внутренности отечественного 28нм MIPS процессора — Baikal-T1

Реализация узла БПФ с плавающей точкой на ПЛИС

MIPSfpga и внутрисхемная отладка

Элементы системы

Cyclone 10 — FPGA под маркой Intel

FPGA для программиста, простые рецепты

Приоритетная структура кода

Как работает FIFO

PROTEQ — протокол обмена по мультигигабитным линиям для ПЛИС Xilinx

MIPSfpga и SDRAM. Часть 2

Шина AHB-Lite

MIPSfpga и SDRAM. Часть 1