Рубрика «SystemVerilog»

в 16:20, , рубрики: asic, fpga, Samsung, silicon valley, SNUG, Synopsys, SystemVerilog, vhdl, задачи на собеседованиях, школа синтеза цифровых схем
Выступил отрицателем AI на конференции SNUG Silicon Valley - 1

AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 Читать полностью »

в 16:01, , рубрики: Altera, asic, Cal Poly, fpga, Gowin, SystemVerilog, TinyTapeout, Verilog, vlsi, xilinx

в 16:01, , рубрики: Altera, asic, Cal Poly, fpga, Gowin, SystemVerilog, TinyTapeout, Verilog, vlsi, xilinx

в 11:09, , рубрики: SystemVerilog, UVM, верификация

Привет! Меня зовут Михаил, я руковожу отделом верификации в YADRO. В этом посте я поделюсь нашим опытом верификации и рассмотрю организацию этой работы на разных уровнях. Останавливаться на всех технических подробностях не планирую, но постараюсь осветить все важные моменты, чтобы по итогам поста у вас сложилась цельная картина.

Читать полностью »

в 16:08, , рубрики: AI, Anthropic, chatgpt, claude, deepseek, Electronic Design Automation, ml, SystemVerilog, Verilog

в 17:10, , рубрики: asic, fpga, Gowin, Open Sauce, SystemVerilog, Verilog, Veriog Meetup, vhdl, сакраменто, школа синтеза цифровых схем

в 4:17, , рубрики: BIND, connect, embed, hdl, prototyping, python, SystemVerilog

Всем привет!

Хочу поделиться своим опытом использования Python на этапах прототипирования RTL-модулей и последующей верификации. Как RTL-инженер, я часто создаю модели на Python для быстрой проверки логики и алгоритмов будущего RTL. Это подход уменьшает вероятность последующих правок в логике RTL в случае если алгоритм не подходит. Однако при переходе к тестированию на SystemVerilog всегда возникала проблема с переиспользованием написанной Python модели устройства: нужно было писать обвязку на C и использовать DPI-C интерфейсы, чтобы интегрировать Python-код модели в верификационную среду. Это занимало время и было неудобно.

Читать полностью »

в 5:35, , рубрики: chatgpt, cheating, fpu, llm, open source, SystemVerilog, Verilog, интервью, собеседования задачи, школа синтеза цифровых схем

в 11:00, , рубрики: asic, risc-v, simd, SystemVerilog, векторизация

Многие современные вычислительные задачи, в частности повсеместная обработка изображений и звука или работа с матрицами для ИИ, хорошо поддаются параллелизации на уровне данных. Входные данные таких задач представлены в виде большого вектора данных, элементы которого можно обрабатывать независимо. Чтобы ускорить вычисления с векторами, производители процессоров добавили в архитектуры специальные Single Instruction, Multiple Data инструкции, которые позволяют работать за одну инструкцию сразу с несколькими элементами.

Читать полностью »

в 5:53, , рубрики: fpu, openhwgroup, risc-v, SystemVerilog, Verilog, vhdl, микроархитектура, образование, школа синтеза цифровых схем
123...4
Главная   |  Архив новостей  |   Android  |   Google  |   Apple  |   Microsoft  |   Информационная безопасность  |   Веб – разработка
Публикации RSS  |  Комментарии RSS
https://ajax.googleapis.com/ajax/libs/jquery/3.4.1/jquery.min.js