1 Введение
2 Описание модуля с фиксированными параметрами — CordicSimple_v1
3 Небольшая модернизация — CordicSimple_v2
4 Описание параметризируемого модуля — CordicParam_v1
Рубрика «SystemVerilog»
РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG
2026-05-24 в 11:52, admin, рубрики: cordic, fpga, RTL, SystemVerilog, Verilog, ПЛИСПерепрыгивание с языка на язык как тактика прохождения интервью
2026-05-09 в 16:14, admin, рубрики: Coral-66, IBM, Jovial, SystemVerilog, Verilog, vhdl, внешний вид, вопросы на собеседовании, стенфорд
В 2010 году я участвовал в интервьировании на позицию по моделированию и верификации процессорных ядер. Один из кандидатов был благообразный седой американец, который до этого работал в IBM.
Выступил отрицателем AI на конференции SNUG Silicon Valley
2026-03-16 в 16:20, admin, рубрики: asic, fpga, Samsung, silicon valley, SNUG, Synopsys, SystemVerilog, vhdl, задачи на собеседованиях, школа синтеза цифровых схем
AI - не микроархитектор, не проектировщик и не верификатор. Это все-лишь гламурный поисковик уже решенных и опубликованных задач. Именно такой вывод следовал из предоставленных мною на конференции SNUG Silicon Valley 2026 Читать полностью »
Образовательные технологии опробованные в России — работают и в США
2025-10-29 в 16:01, admin, рубрики: Altera, asic, Cal Poly, fpga, Gowin, SystemVerilog, TinyTapeout, Verilog, vlsi, xilinx
Функциональная верификация цифрового дизайна: как это делают в YADRO
2025-10-17 в 11:09, admin, рубрики: SystemVerilog, UVM, верификацияПривет! Меня зовут Михаил, я руковожу отделом верификации в YADRO. В этом посте я поделюсь нашим опытом верификации и рассмотрю организацию этой работы на разных уровнях. Останавливаться на всех технических подробностях не планирую, но постараюсь осветить все важные моменты, чтобы по итогам поста у вас сложилась цельная картина.
