1 Введение
2 Описание модуля с фиксированными параметрами — CordicSimple_v1
3 Небольшая модернизация — CordicSimple_v2
4 Описание параметризируемого модуля — CordicParam_v1
Рубрика «RTL»
РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG
2026-05-24 в 11:52, admin, рубрики: cordic, fpga, RTL, SystemVerilog, Verilog, ПЛИСshould render — и что? Как мы перестали тестировать разметку и начали тестировать поведение
2026-03-27 в 8:16, admin, рубрики: enzyme, react testing library, RTL, unit-тесты, миграция тестов, снэпшоты, тестирование React, фронтенд тестированиеПредыстория
Пришёл в команду с почти 4 годами коммерческой разработки за плечами. До этого долго работал соло, поэтому кайфовал от команды, выстроенных процессов и внутреннего взаимодействия.
Начал смотреть тесты в проекте и увидел системные проблемы. Не точечные баги, а повторяющиеся паттерны, из-за которых тесты не выполняли свою главную функцию — давать уверенность, что код работает правильно.
Решил не просто чинить отдельные тесты, а поменять подход целиком. Подготовил материал, собрал команду и провёл митап на полтора часа.
Три проблемы, которые я увидел
1. Снэпшоты вместо осмысленных проверок
Шестнадцать (sic!) докладов про «железо» за один день: FPGA-Systems 2025 у порога
2025-10-24 в 11:17, admin, рубрики: fpga-systems, RTL, верификация микросхем, ПЛИС, физический дизайнТретий ежегодный слет hardware-инженеров пройдет в Москве уже через месяц, 29 ноября. Мы расширили целевую аудиторию: в программе найдется интересное не только для мастеров FPGA, но и для RTL-шаманов, гуру верификации и адептов физического дизайна. А еще будут DIY-стенды с «железками» от комьюнити! Больше подробностей — далее в посте.
Собственный RISC-V процессор: от RTL до симуляции и синтеза под FPGA
2025-09-26 в 16:58, admin, рубрики: cpu, DIY, embedded, fpga, risc-v, RTL, Verilog, архитектура, процессор, симуляция
Как проектируют систему на кристалле: разбираем основные этапы «для новичков»
2025-08-06 в 9:00, admin, рубрики: RTL, SoC, System on a chip, микропроцессоры, проектирование систем, Процессоры, Система на кристалле, тактовая частотаВ одном из материалов блога YADRO мы рассказывали, как выглядит проектирование СнК с точки зрения тополога. Только вот создание топологии – это один из заключительных этапов проектирования. Что же идет до него? Давайте разбираться.
Статью можно использовать как шпаргалку для продолжающих или гайд для начинающих – тех, кто со временем хотел бы понять, как проектируют системы на кристалле. Так что мы сознательно кое-где упрощаем описания, но приветствуем уточнения и дополнения в комментариях.
Материал подготовлен по мотивам лекции Читать полностью »
Хакатон SoC Design Challenge 2025: три дня «железа» и 245 студентов в Зеленограде
2025-05-14 в 12:57, admin, рубрики: RTL, soc design challenge, UVM, микросхемы, топология, физический дизайнВ середине апреля в МИЭТ прошел четвертый SoC Design Challenge. Студенты из разных уголков России и Беларуси штурмовали задачи по четырем трекам: топологическое и RTL-проектирование, UVM-верификация и системная верификация SoC. Некоторые треки мы разделили на уровни Basic и Basic+, а предварительно провели для участников цикл лекций для погружения в специфику работы. В статье мы разберем задачи хакатона YADRO и МИЭТ, а также расскажем о некоторых командах.
Проектирование RTL на SCALA, схемотехника в российских САПР и верификация RISC-V: 8 докладов заключительной FPGA Systems
2024-11-25 в 14:00, admin, рубрики: asic, fpga, fpga-systems, RTL, rtl-дизайн, SoC, верификация, конференцияЕсли вы хотя бы раз слушали доклады FPGA Systems, вы знаете, что это настоящий интенсив с новыми знаниями по FPGA-разработке и не только. Заключительная конференция сообщества в этом году, организованная с YADRO, — не исключение. 30 ноября, в субботу, вас ждет восемь докладов от инженеров из МИЭТ, БЮРО 1440, ЭРЕМЕКС, YADRO. От новостей китайских ПЛИС (BMTI) — докладчик недавно посетил их производство — до разбора практических кейсов. Например, как запустить видеокарту AMD на ПЛИС с RISC-V.
Места на офлайн уже разобрали, но онлайн-трансляция доступна всем. Изучайте программу и подключайтесь к интересному именно вам докладу. И обязательно Читать полностью »
Готовимся организовать совместный русско-украинско-мексиканский семинар по ПЛИС в Мексике, возможно привлечем и беларусов
2024-10-16 в 8:06, admin, рубрики: RTL, SystemVerilog, графика, калифорния, мексика, ПЛИС, семинары, школа синтеза цифровых схем
Инструкции к открытым примерам basics-graphics-music (BGM)Читать полностью »
Второй номер народного FPGA журнала! «Погоди-ка, а когда был анонс первого?»
2024-05-29 в 5:55, admin, рубрики: fpga, RTL, SystemVerilog, Verilog, vhdl, верификация, журналПЛИС-культ привет, FPGA хабрунити.
На днях состоялся анонс уже второго номера народного FPGA журнала
FPGA-Systems Magazine :: № BETA (state_1). В нем 200+ страниц и 20+ статей и небольших заметок по направлениям FPGA / RTL / Verification (ПЛИС сегодня это не только про знание HDL и Vivado c Quartus'ом). Журнал бесплатный и распространяется в виде pdf-ки.
Зачем? Есть же хабр!
Как мы приложение Додо Пиццы на арабский переводили
2023-03-07 в 6:43, admin, рубрики: dodoengineering, dodopizza, iOS, RTL, арабский язык, Блог компании Dodo Engineering, дизайн мобильных приложений, Дубай, локализация мобильных приложений, Локализация продуктов, ОАЭ, разработка мобильных приложений, разработка под iOSЧто вы знаете о том, как добавить поддержку языков, которые пишутся справа налево (Right to Left, RTL), в iOS‑приложение? Нужно использовать leading и trailing вместо left и right, а ещё… Вот и мы больше ничего не знали, но пришлось разобраться.
Мы готовим приложение Додо Пиццы к локализации на арабский язык. В статье хотим поделиться находками и рассказать, зачем нам поддержка RTL в приложении, почему не достаточно просто адаптировать вёрстку в коде для поддержки RTL, зачем мы перерисовывали иллюстрации и чем отличается арабский знак процента от европейского. Ещё покажем много скриншотов и поделимся шпаргалками по поддержке RTL в коде.