Сегодня, в субботу 26 февраля, на Сколковской Школе Синтеза Цифровых Схем Михаил Коробков проводит занятие по технологиям функциональной верификации: constrain solvers, cover bins и concurrent assertions. Примеры, которые мы подготовили для школы, вращаются вокруг протокола AXI для систем на кристалле, вопросы про который спрашивают например на интервью в хардверное отделение компании Meta и другие.
Рубрика «verification»
Темное искусство функциональной верификации цифровых микросхем
2022-02-26 в 8:26, admin, рубрики: asic, constraint programming, fpga, functional coverage, simulation, SystemVerilog, verification, Verilog, Алгоритмы, Анализ и проектирование систем, верификация микросхем, математика, Производство и разработка электроники, темпоральная логикаВерификация цифровых схем. Обзор
2019-12-22 в 19:17, admin, рубрики: asic, fpga, systemverilog/vhdl, UVM, verification
Я постараюсь в общем рассказать о верификации цифровых схем.
Верификация в данной области — это важный процесс, требующий привлечения опытных инженеров. Например, специалист по верификации, работающий над системами с ЦПУ, как правило должен владеть скриптовыми языками и языками командных оболочек (Tcl, bash, Makefile и т.п.), языками программирования (С, С++, ассемблер), HDL/HDVL (SystemVerilog [10, Appendix C — история языка][11], Verilog, VHDL), современными методологиями и framework’ами (UVM).
Доля времени, затраченного на верификацию, доходит до 70-80% от всего времени проекта. Одна из основных причин такого внимания в том, что к микросхеме нельзя выпустить “патч” после того, как ее отдали в производство, можно только выпустить “silicon errata” (это не касается проектов ПЛИС/FPGA).
Под цифровыми схемами я подразумеваю:
- сложно-функциональные блоки/intellectual properties (СФБ/IP);
- специализированные заказные микросхемы/application-specific integrated circuit — (ASIC);
- проекты программируемых логических интегральных схем/field-programmable gate — array (ПЛИС/FPGA);
- системы на кристалле/system-on-crystal (СнК/SoC);
- и т.п.
nanoFOX — простое RISC-V совместимое ядро
2019-05-21 в 14:19, admin, рубрики: digital design, fpga, risc-v, SystemVerilog, verification, ПрограммированиеНебольшое вступление:
Идея написания собственного ядра появилась после прохождения школы-семинара по цифровой схемотехнике в городе Томске. На данном мероприятии проводилось знакомство с текущими языками описания аппаратуры (Verilog HDL и VHDL), а также с небольшим процессорным ядром schoolMIPS. Для понимания устройства ядер было принято решение изобрести собственный велосипед, следуя по пути развития schoolMIPS, но взяв за основу другую систему команд. Вследствие роста популярности RISC-V и открытости его системы команд (MIPS на момент начала написания ядра не имел открытую систему команд) для осуществления разработки будущего ядра был выбран набор инструкций RISC-V, а именно RV32I. RV32I имеет небольшой набор базовых инструкций (37 без учёта специальных) и при желании его можно расширить, например, добавив инструкции целочисленного умножения и деления (RV32M) или поддержку сокращённых инструкций (compressed instructions) (RV32C). Также данный проект задумывался как образовательный, поэтому было решено по максимуму увеличить наглядность работы ядра для эффективной демонстрации его работы.
По аналогии с schoolMIPS были реализованы следующие версии ядра:
- Однотактная версия (00_simple_risc_v_cpu).
- Однотактная версия с поддержкой инструкций lw/sw (load word/store word) (01_simple_risc_v_cpu_lwsw).
- Конвейерная версия (5-ти стадийный конвейер) (02_pipe_risc_v_cpu).
На текущий момент описывается следующая версия ядра (03_pipe_risc_v_cpu_fc) с полным набором команд RV32I (без учёта некоторых специальных).
Хардкорные Java-JVM задачки
2018-03-15 в 7:27, admin, рубрики: bytecode, garbage collector, hardcore, hardware exceptions, java, jvm, verification, Занимательные задачки, Компиляторы, системное программирование
Перформансные задачи от Контура уже были, настала и наша очередь: представляем хардкорные задачи с Java-конференции JBreak 2018, aka «ад от Excelsior».
Задачи даны в оригинальных формулировках, в каждой задаче может быть несколько правильных ответов, и к каждой задаче дано решение под спойлером.
Задача 1
Ваш коллега начитался Java Language Specification и написал следующее:
void playWithRef() {
Object obj = new Object();
WeakReference<Object> ref = new WeakReference<>(obj);
System.out.println(ref.get() != null);
System.gc();
System.out.println(ref.get() != null);
}А разгребать вам: какие результаты исполнения возможны?
Верификация конечного автомата
2017-01-17 в 9:54, admin, рубрики: fpga, ovm, testbench, verification, метки: verificationВсем привет! Эта статья будет посвящена верификации дизайна конечного автомата управления торговым устройством vending machine, описанного на языке Verilog (дизайн) и System Verilog (верификация).
Вообще в основе публикации лежит мой курсовой проект, который был оценен моим преподавателем по достоинству с предложением сделать публикацию на Хабре.
Основное на чем я хочу акцентировать внимание — это описания типичных блоков multilayer testbench и применение некоторых базовых конструкции языка SystemVerilog и верификации. В основе подхода, который я использовал лежит так называемая Open Verification Methodology (OVM) с изменениями, которые упрощали разработку проекта и были удобны персонально мне.
Итак, поехали!
Читать полностью »
Как я ошибся при написании хеш-таблицы и какие выводы из этого сделал
2016-02-25 в 18:39, admin, рубрики: assertion, coverage, fpga, hash table, modelsim, RTL, SystemVerilog, verification, Verilog, Блог компании НТЦ Метротек, верификация, опыт через боль, отладка, ПЛИС, Программирование, хеш-таблицаДля ясности теоретического понимания нет лучшего пути, чем учиться на своих собственных ошибках, на собственном горьком опыте. (Фридрих Энгельс)
Всем привет!
Несколько недель назад мне в линкедине написал коллега и сообщил, что в моем проекте на гитхабе не совсем верно работает хеш-таблица.
Мне прислали тесты и фикс, и действительно создавалась ситуация, где система "зависала". При расследовании проблемы я понял, что допустил несколько ошибок при верификации. На Хабре тема верификации RTL-кода не слишком подробна расписана, поэтому я и решил написать статью.
Из статьи вы узнаете:
- как можно организовать хеш-таблицу на FPGA.
- на чём была построена верификация.
- какие ошибки я допустил (они привели к тому, что бага не была замечена раньше).
- как это всё можно исправить.
Добро пожаловать под кат!
Читать полностью »
Как мы делаем World of Warships: автоматизация экспорта и верификация контента
2014-10-21 в 10:54, admin, рубрики: export, exporters, game development, Gamedev, maya, python, verification, wargaming.net, Блог компании Wargaming, Программирование 
После премьерных закрытых показов World of Warships на gamescom и «ИгроМире» официальный запуск игры все ближе и ближе. Сейчас в разгаре закрытое альфа-тестирование, и нам, разработчикам Lesta Studio, питерского подразделения Wargaming, еще предстоит решить целую кучу вопросов. При этом немало препятствий все-таки удалось оставить позади. Ниже — рассказ о том, как мы адаптировали экспортер нашего движка под нужды «Кораблей» и выстраивали процесс верификации контента.